本論文主要研究全數(shù)字式鎖相環(huán)，應(yīng)用EDA技術(shù)設(shè)計(jì)了該數(shù)字鎖相系統(tǒng)，根據(jù)該鎖相系統(tǒng)的具體結(jié)構(gòu)，建立了系統(tǒng)數(shù)學(xué)模型，并對其系統(tǒng)性能進(jìn)行了理論分析。采用自頂向下的模塊化設(shè)計(jì)方法，用VHDL對全數(shù)字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設(shè)計(jì)，采用MAX+PLUSII軟件對該系統(tǒng)做綜合設(shè)計(jì)和仿真，并用FPGA 器件實(shí)現(xiàn)了鎖相系統(tǒng)的硬件功能。